Скачать и установить Delta Design HDL Simulator - потребуется регистрация как бета-тестера.

Запустить симулятор

Создать новое решение:

Создать новый VHDL проект в созданном решении (контекстное меню по правой кнопке мыши):

Выбираем тип проекта (HDL Project). вводим название проекта (ClkTest) и нажимаем "Ok":

Добавляем новый VHDL файл к проекту:

Двойным кликом левой кнопки мыши по новому файлу (vhdlfile.vhd) открываем файл для редактирования.

водим текст:

entity ENT_Test_Clk is
end entity ENT_Test_Clk;
architecture Test_Clk of ENT_Test_Clk is
constant CYCLES : integer := 1000 ;
signal cnt : integer := 0 ;
signal clk : bit := '0' ;
begin
main: process(cnt)
begin
clk <= not clk;
end process;
terminator : process(cnt)
begin
if cnt >= CYCLES then
assert false report " end of simulation" severity failure;
end if ;
end process;
cnt <= (cnt+ 1 ) after 1 us;
end architecture Test_Clk;

Запускаем симуляцию на заданное время с помощью кнопки "Run For":

Так как это первый запуск, необходимо указать для проекта точку входа (архитектуру верхнего уровня). После нажатия на кнопку "Run" или "Run For" откроется окно со списком всех найденных архитектур в проекте:

Выбираем нужную точку входа (в нашем примере она единственная) и нажимаем "Ok". Запускается симуляция на заданное модельное время и останавливается, о чём сообщается в консоли:

Можно продолжить выполнение нажав "Run", выполнить ещё нужное количество времени "Run For" или остановить моделирование "Stop".

Ещё можно посмотреть результат моделирования в осциллографе. Для этого, добавляем новый осциллограф в проект:

Выбираем, что хотим видеть в этом осциллографе (можно создать несколько осциллографов с разным набором отображаемых данных):

Отмечаем все доступные сигналы и нажимаем "Ok":

Открываем осциллограф двойным кликом мышки, изменяем масштаб до нужного, нажав "Ctrl" и крутим колёсико мышки:

Перемещение осциллограмы делается перемещением мышки с зажатой левой кнопкой.

02.02.2016